Vivado × VS Code 配置过程小记

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Vivado 自带的编辑器功能非常有限，只有一些简单的代码高亮功能，极大降低了开发者的幸福感。

如果用上巨硬开发的 VS Code ，配合插件，能很好地解决问题。在该神器的加持下，能获取“代码高亮”“语法检查”“自动补全”“定义跳转”“Testbench 生成”等技能。

本文简单记录了配置过程，可供参考。

Step01. 修改 VIVADO 默认编辑器

打开 VIVADO ->Tools -> Settings-> Text Editor，选择 Custom。

在 Editor 中输入 cmd /S /k "code -g [file name]:[line number]"，注意替换前半部分为 VS Code 可执行文件的位置。

注：按网上的说法，使用该命令可以避免长时间使用 VS Code 时出现的卡顿

Step02. 安装 Verilog 支持插件

该插件能实现代码高亮与自动补全。

在 VS Code 扩展商店搜索 verilog，安装一个名为 Verilog-HDL/SystemVerilog/Bluespec SystemVerilog 的插件（目前是下载量最多的）即可。

Step03. 配置语法纠错

Vivado 其实是自带语法纠错的，纠错工具的名称为 xvlog 。因此我们只需要将其位置写入环境变量以便于 VS Code 识别。

操作步骤如下：

  1. 将 G:\Xilinx\Vivado\2019.2\bin 添加到了用户变量的 Path 中。
  2. 打开终端，输入 xvlog -version 验证一下能否识别。
  3. 在 VS Code 打开刚刚安装好的扩展的设置页面，下拉找到 Linghting: Linter，将其修改为 xvlog。
  4. 重启 VS Code，使纠错功能生效。

Step04. 配置代码格式化

  1. 下载格式化工具：verible-verilog-format

  2. 解压，并将其所在路径加入环境变量 PATH。

  3. 在 VS Code 打开刚刚安装好的扩展的设置页面，在搜索栏后部添加关键字 format ，将 Verilog HDL: Formatter 设置改为 verible-verilog-format。将 Verible Verilog Formatter: Path 设置改为 verible-verilog-format。

  4. 重启 VS Code。

（不推荐）

  1. 下载格式化工具：verilog-format

  2. 解压，并将其所在路径加入环境变量 PATH。

  3. 在 VS Code 打开刚刚安装好的扩展的设置页面，在搜索栏后部添加关键字 format ，将 Verilog HDL: Formatter 设置改为 verilog-format。

  4. （可选）在可执行文件所在处新建一个 verilog-format.properties 文件，用于配置代码格式化风格。填入内容如下：

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    9
    IndentWidth=2
    IndentType=space
    SpacesBeforeTrailingComments=2
    SpacesAfterTrailingComments=0
    AlignLineComments=true
    AlignNoBlockingAssignments=true
    AlignBlockingAssignments=true
    SpacesInParentheses=false
    SpacesInSquareBrackets=false

    随后，在扩展的 Verilog Format: Settings 设置中，填入文件路径。例如： D:\Verilog-Format\verilog-format.properties。

  5. 重启 VS Code，使跳转功能生效。

Step05. 配置代码跳转

步骤如下：

  1. 下载最新版 ctags 并解压。下载地址：Github - universal-ctags

  2. 在 VS Code 打开刚刚安装好的扩展的设置页面，下拉找到 Ctags: path，将 catgs 可执行文件所在路径填入。

    例如：D:\Softwares\ctags-v6.0.0-x64\ctags.exe

  3. 重启 VS Code，使跳转功能生效。

Step06. 自动生成 Testbench

对于拥有几十个输入和几十个输出的模块来说，手动编写 Testbench 往往比较痛苦，因此可以用下面这个插件生成。

扩展商店搜索 Verilog_TestBench，安装过后，任意编写一段 verilog 程序。按下Ctrl+Shift+P，选择 testbench 即可生成对应测试代码文本。

注：该拓展需要 Python3 运行环境。